Responsabilidades e atribuições Desenvolver e executar planos de verificação detalhados com base nas especificações do projeto;
Criar e manter ambientes de verificação e seus componentes, testbench, testes e assertions (SVA) usando SystemVerilog e metodologia UVM;
Construir e manter modelos de cobertura funcional, acompanhar o fechamento da cobertura (código e funcional) e identificar lacunas na verificação;